一种针对多级串联模拟电路的可测性设计技术

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摘要:随着集成电路的发展,测试难度的增加,可测试性设计也越来越重要。针对串联结构的模拟电路提出一种可测性设计结构,该结构大大提高了电路内系统模块的可测试性,减少了需要额外引出的I/O数,同时不随内部模块数的增加而增加,并且可以与数字电路的边界扫描技术相兼容,通过在Cadence下仿真,证明了该结构简单有效。
关键词:可测性设计;边界扫描;模拟电路;测试

 

0 引言
    集成电路的生产成本以测试开发、测试时间以及测试设备为主。模拟电路一般只占芯片面积的10%左右,测试成本却占总测试成本的主要部分。所以,削减模拟部分的测试成本将有利于芯片的设计与生产。数字电路有很多成熟的可测性设计技术(design fortest,DFT),模拟电路测试还未发展到如此成熟,缺乏完善的模型进行自动化测试。随着集成电路的发展,混合信号芯片功能越来越复杂,但芯片I/O口数量跟不上芯片发展的规模,导致很多电路节点变得不可控制或(与)不可观察,加大了测试工作的难度。
    典型模拟电路有放大器、滤波器等各种线性和非线性电路,通常包含若干串联结构的模块。本文从系统结构出发,针对串联结构电路提出一种可测性设计方案,增加较少的I/O口,使外部测试设备可以控制观察内部的各个模块,这些增加的。I/O数目不随内部模块数目而变化,同时该结构还可以兼容边界扫描技术。

 

1 系统级的可测性设计
 

1.1 控制观察模块
    控制观察模块(control observe module,COM)的等效模型如图1(a)所示。由开关1、开关2、开关3上的高低电平组成模块工作的指令码(Instruction Code)。如图1(b)分别有透明模式,测试观察模式和测试输入模式。控制这三种模式的指令码分别为010,100,001。可使系统电路和嵌入式模块间建立各种通路连接方式。


 

 

1.2 基本原理
    如图2所示,In是原始输入端,Out是原始输出端,在M1(模拟电路模块1)、M2(模拟电路模块2)和M3(模拟电路模块3)之间插入COM,AB1和AB2是测试端口,其中AB1为COM观察输出端,AB2为COM控制输入端,IR(指令寄存器)与COM模式端连接,所有IR串联连接,在clk作用下串行输入指令码,rst为置零端。

    当COM1和COM2为透明模式时,输入In的信号经M1,M2和M3到输出Out,测试整个通路,指令码为O10010:
    当COM1为测试观察模式,COM2为测试控制模式时,由通路In→M1→COM1→AB1可以单独测试M1,由通路AB2→COM2→M3→Out可以单独测试M3,指令码为100001;

 

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