制程准备就绪 3D IC迈入量产元年

标签:制程3DIC
分享到:

2013年将出现首波3D IC量产潮。在晶圆代工厂制程服务,以及相关技术标准陆续到位后,半导体业者已计划在今年大量采用矽穿孔(TSV)封装和3D IC制程技术,生产高度异质整合的系统单晶片方案,以符合物联网应用对智慧化和低功耗的要求。

 

三维(3D)IC的整合和封装技术在2012年不仅从实验室跃进生产线,而且3D IC的产品更将在2013年出现第一波量产高峰。同时,一股来自经济、市场需求和技术面向的融合力量,驱动英特尔(Intel)、美光、高通(Qualcomm)、三星(Samsung)、意法半导体(ST)和赛灵思(Xilinx)等全球半导体厂商在3D IC技术上不断突破。

 

TSV封装/3D IC制程助攻 晶片商打造高整合SoC方案

 

市场对更加智慧化、更高整合度、更低功耗的电子系统的需求持续成长,以满足由“物联网”领航的各种应用。与此同时,各家厂商均寻求突破摩尔定律之道,其中少数厂已戮力证明采用矽穿孔(Through Silicon Via, TSV)封装技术的3D IC制程的可行性,并采用各种全新供应链运作模式。

 

业界大厂也投入寻求各种可克服摩尔定律限制的方法,希望透过提升元件容量和效能,以提供可混合不同种类晶片的解决方案,例如整合处理器、记忆体、现场可编程闸阵列(FPGA)和类比晶片的全新等级异质架构IC,并打造从前做不到的系统单晶片(SoC)。

 

堆叠式矽晶互连(SSI)3D IC架构,可加速被动式矽中介层上多颗并排(Side-by-Side)晶片之间的互连传输;而可编程逻辑和收发器混合讯号晶片,透过矽中介层整合的可编程互连数量能超过一万个,提供双倍设计生产力、系统级效能,以及单颗元件的整合力。

 

3D晶片堆叠技术提升晶片内的累计频宽和省电效能,并可缩小基板的尺寸和降低输入/输出(I/O)延迟现象,且能将多颗晶片结合在同一个晶片封装内,可让系统设计人员有更多有效画分或扩充设计方案的选择。

 

降低3D IC成本门槛 晶片商大量采用为关键

 

除了半导体厂商在3D IC的发展注入心力外,动态随机存取记忆体(DRAM)制造商也采用矽穿孔技术,提供标准型的独立式封装堆叠元件。DRAM制造商在各个制订标准的委员会中也非常活跃,如推动Wide I/O DRAM与更高频宽的3D IC DRAM规格制定。 从晶圆代工厂的动向来看,台积电也展示CoWoS(Chip on Wafer on Substrate)技术导入商业应用的可行性,并准备在2013年推出3D IC封装的常规服务。

 

然而,踏入2013年后,3D IC在主流市场和采用度方面会面临何种挑战?为了彻底实现3D IC的潜力,半导体产业须面对众多技术和商业考量的挑战,首当其冲的是降低中介层和封装制程成本,其中关键则是这项技术获得大量采用,然而一个健全开放的市场对这些技术和服务的发展也同样重要。

 

其次,晶片商必须以已知良裸晶(Known Good Die, KGD)进行设计,且需要更多区分良品的能力,以便尽可能让3D IC在封装后能符合所有规格。最后,须要开发全新的商业模式,这让源自不同厂商的晶片可由一个整合商进行封装,并可预先得知成本结构、供应链、效益/所有权和义务等明确细节,因此可将这项技术的应用层面开拓到极致。展望2013年及未来,3D IC的产业体系预期会持续扩大。

 

 

 

论坛已做迁移,有相关技术资料和问题讨论可以到电路城对应版块(“模拟/电源”)
X