AN-1079:确定低环路带宽应用中AD9548系统时钟的最大容许频率漂移速率

更新时间 2015-02-26

这篇12页的应用笔记回答的问题是:在不造成不利影响的前提下,AD9548数字PLL能够容许的系统时钟内在频率漂移速率是多少?AD9548使用一个直接数字频率合成器(DDS),其作用相当于模拟PLL中的VCO。但与VCO不同的是,DDS的输出信号来源于系统时钟,它是一个专用的外部时钟源,本质上是DDS的采样时钟。AD9548执行PLL功能的方法是通过控制频率调谐字来产生理想输出频率,这与模拟PLL通过改变VCO控制电压来产生理想VCO输出频率相似。在大多数应用中,频率源的稳定性不是一个大问题,因为PLL控制环路通常会补偿任何内在的频率漂移。但在环路带宽非常低的应用中,频率漂移速率需要予以特别关注,因为当频率漂移速率非常高时,环路可能无法以足够快的速度做出响应并进行补偿。这会导致PLL的输出发生相移,从而对时序至关重要的应用(例如同步一个1 pps GPS参考信号等)产生不利影响。

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